삼성전자 "HBM5에 2나노 공정 적용⋯AI 메모리 성능↑"

HBM4·4E서 검증된 4나노 기술 기반 메모리·파운드리·패키징 '턴키' 경쟁력도 강조 [아이뉴스24 황세웅 기자] 삼성전자가 차세대 고대역폭메모리(HBM)인 HBM5의 핵심 칩에 2나노 공정을 적용해 AI 메모리 경쟁력 강화에 나선다.기존 HBM4에서 확보한 기술력을 바탕으로 데이터 처리 속도와 전력 효율을 끌어올리고, 메모리와 파운드리, 패키징을 아우르는 통합 경쟁력도 앞세운다는 전략이다.구자흠 삼성전자 파운드리사업부 기술개발실장 부사장은 27일 삼성전자 반도체 뉴스룸을 통해 "HBM5는 직전 세대인 HBM4E보다 동작 속도를 50% 이상 높여야 할 것으로 예상된다"며 "베이스 다이에 2나노 GAA(게이트올어라운드) 공정을 적용할 계획"이라고 밝혔다.구자흠 삼성전자 파운드리사업부 기술개발실장 부사장 [사진=삼성전자 뉴스룸]베이스 다이는 HBM 적층 구조의 가장 아래에 위치한 칩으로, GPU와 CPU 등 연산칩과 메모리 사이에서 데이터를 주고받는 역할을 한다. 삼성전자는 이 칩에 최선단 공정을 적용해 성능과 전력 효율을 동시에 높인다는 구상이다.앞서 삼성전자는 HBM4와 HBM4E 베이스 다이에 4나노 4세대 공정을 적용했다. 구 부사장은 "4나노 4세대 공정은 양산 3년 차에 접어들며 성능과 수율이 충분히 검증됐다"며 "제품 특성에 맞춰 속도와 면적을 유연하게 설계할 수 있는 것이 강점"이라고 설명했다.HBM4E 베이스 다이에는 고집적·고성능 소자를 적용해 초당 14기가비트(Gbps) 이상의 동작 속도를 구현했다. 또 금속 배선 구조와 방열 설계를 최적화해 전력 소모와 발열도 줄였다.삼성전자는 메모리와 파운드리, 패키징을 모두 자체 수행할 수 있는 '턴키' 경쟁력도 차별점으로 제시했다. 설계 단계부터 메모리와 파운드리, 테스트 및 시스템패키지(TSP) 조직이 함께 개발에 참여해 속도와 전력, 발열, 수율을 동시에 최적화하고 제품 개발 기간도 단축할 수 있다는 설명이다.구 부사장은 "HBM4 베이스 다이는 첫 시제품부터 성능과 수율 목표를 모두 달성했고 개발도 약 3개월 만에 이뤄졌다"며 "4나노 공정에서 확보한 경험을 바탕으로 HBM5에서도 2나노 공정을 선제 적용해 기술 리더십을 강화하겠다"고 말했다./황세웅 기자([email protected]) 포토뉴스